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2022 · 华为海思 笔试

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foo-(1<a)foo-1<a的结果一致 判断题 中等 笔试真题单选
在verilog HDL描述语言中，模块内使用parameter和define定义的参数，其作用范围均局限于模块内部。 判断题 中等 笔试真题单选
constraint c_0{ 单选题 中等 笔试真题单选
在Verilog代码中，对有符号数进行比特选择或拼接，其结果是无符号数 判断题 中等 笔试真题单选
分析下面的一段程序，正确的打印结果是: 单选题 中等 笔试真题单选
input clk; 单选题 中等 笔试真题单选
下面有关Cache的说法哪一个是不正确的? 单选题 中等 笔试真题单选
下面哪项不属于功能类测试点分解的思路是? 单选题 中等 笔试真题多选
对于独立复位的模块,只需要考虑对后级模块的影响，无需考虑对前级模块的影响。 判断题 中等 笔试真题单选
下列行为描述语句可综合的是：（） 单选题 中等 笔试真题单选
System Verilog中，下面那种数组在使用前需要先执行new操作 单选题 中等 笔试真题单选
Formality是由Synopsys公司开发的一种形式验证（Formal Verification）工具，用于两个Design之间的等价性验证。它可以支持如下哪些等价性验证? 多选题 中等 笔试真题多选
①: always @(posedge clk or negedge rst_n)begin 多选题 中等 笔试真题单选
下列哪个不是Verilog系统函数 单选题 中等 笔试真题单选
下面哪些会导致代码不可综合? 多选题 中等 笔试真题多选
在逻辑设计和STA分析中，主要包含哪些时序路径 多选题 中等 笔试真题多选
模块只收敛做到0.75V，提压到0.85V可以正常工作 判断题 中等 笔试真题单选
对于设计中所使用的Pipeline，说法中正确的有 多选题 中等 笔试真题单选
异步电路都不需要STA进行约束检查 单选题 中等 笔试真题单选
reg [0:31] little_vect; little_vect[0+:8]是多少? 单选题 中等 笔试真题单选
时序逻辑always语句中，if-else如果else的分支缺乏，会综合成latch 判断题 中等 笔试真题单选
关于功耗，以下描述不正确的是: 单选题 中等 笔试真题单选
一个D触发器, 其数据Tsu=2ns，Tcq=3ns，Thd=1ns，则此触发器的最高工作频率为: (注:Tsu数据相对时钟的建立时间，Thd数据相对时钟的保持时间，Tcq输出相对时钟的延迟) 单选题 中等 笔试真题单选
在Verilog HDL中，*timescale编译器指令格式为: timescale AB.其中A指的是时延精度，B指的是时延单位。 判断题 中等 笔试真题单选
reg signed [0:4] b, b=8'sh8f,赋值后b的值是多少? 单选题 中等 笔试真题单选
在Verilog语言中，a=4'b0101，b=4'b1010,那么~(a^b)= 单选题 中等 笔试真题单选
timescale 1ns/10ps，其中1ns代表time unit，10ps代表time precision. 判断题 中等 笔试真题单选
generate for循环语句中使用的标尺变量可定义为integer 判断题 中等 笔试真题单选
在PerI脚本中，使用( )退出当前循环 单选题 中等 笔试真题单选
多bit信号的异步处理时，可以用打两拍的方式，也可以用异步fifo 判断题 中等 笔试真题单选
有如下的代码，下面$ cast返回值为1的有 多选题 中等 笔试真题多选
如下时钟组合中，哪些是同步时钟? 多选题 中等 笔试真题多选
影响CMOS电路动态功耗的因素有哪些： 多选题 中等 笔试真题多选
芯片的工作条件主要是指 多选题 中等 笔试真题多选
Verilog法关于任务和函数，描述正确的有( )。 多选题 中等 笔试真题多选
逻辑函数可以有的表达式为 多选题 中等 笔试真题多选
基于FPGA和ASIC芯片设计的差异需要关注的有 多选题 中等 笔试真题多选