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| 题目 | 题型 | 难度 | 标签 |
|---|---|---|---|
| 请使用 Verilog 语言，描述如何将 rstn_a 信号同步到 clk_b 时钟域，并画出电路框图。 | 编程题 | 中等 | 2024秋招笔试真题Online Assessment芯源MPS |
| 当数字系统中存在多个通道时，不同通道的 valid 信号到达时间可能不同。请用 Verilog 语言实现，等待所有通道 valid 信号到齐后，再并对齐输出的模块（20分）。 | 编程题 | 中等 | 2024秋招笔试真题Online Assessment芯源MPS |
| 请使用 C 语言，完成如下程序设计（20分）： | 单选题 | 中等 | 2024秋招笔试真题Online Assessment芯源MPS |