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题目
Verilog语言中，下列哪些语句不可被综合？
A. 用generate产生的代码
B. always语句
C. initial语句
D. #delay语句
参考答案与知识点
参考答案
initial和#delay不可被综合，综合的本质是将RTL代码转换成电路，initial语句用于仿真初始化信号和变量的初始值，综合工具无法将其转换成对应电路。#delay语句表示延时操作，硬件描述中没有具体的硬件延时元素。综合工具会忽略这些延时语句，因为没有对应的硬件电路。