推荐答案
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题目
关于Verilog语言描述不正确的是（）
A. 直通连线可以使用wire类型进行声明
B. 通常以endmodule结束
C. 持续赋值语句可以采用always
D. 逻辑运算符中AND和NOT优先级一样高
参考答案与知识点
参考答案
C。持续赋值语句（continuous assignment）应使用 assign 关键字，而非 always。always 块用于过程赋值（procedural assignment），描述时序逻辑或组合逻辑，但并不是持续赋值。选项 A：直通连线（连续赋值）可以使用 wire 类型声明，正确。选项 B：Verilog 模块以 endmodule 结束，正确。选项 D：逻辑运算符中 NOT（!）优先级高于 AND（&&），两者优先级不同，因此 D 也错误。但本题为单选题，C 是更常见且明确的错误描述，故选择 C。
涉及知识点
- wire 与连续赋值
- module 与 endmodule
- 持续赋值与过程赋值区别
- always 块用途
- Verilog 运算符优先级